Power layout rule Placement 1.? DCDC的3個電流回流路徑 ?? ???? PWM信號為high時，Vin-high side MOS-L-Cout/負(fù)載-Co CAP GND回流路徑。 ???? PWM為low時，L/Cout-負(fù)載-Co CAP GND回流路徑。 ???? High-side MOS G極電流路徑，Cboot/VCC-Rboot-driver-Rgate。 ???? 電流的環(huán)路相當(dāng)于一根流著電流的線圈，類似于一根天線， L與環(huán)路面積成正比，與周長成反比，環(huán) 路 面積越大，EMI輻射越大，所以在placement時需保證回流路徑最小。 2.??? DCDC SW/PWM/MOS gate/Vin/BOOT信號為干擾源，di/dt or dv/dt，所有net/via/shape應(yīng)遠離這些net，space至少15mils以上。 3.??? DCDC FB/ compensation/SVID/Isense/Tsense/Vsense/Vref…模擬/敏感信號應(yīng)遠離開關(guān)電源本身的干擾源，走線長度盡量短，換層盡量少，減小引線寄生容抗和感抗。 4.??? 電感下方鏤空，不允許走線，特別是高速信號、敏感信號、頻率點接近開關(guān)頻率信號、邏輯電平較低的信號等等，以防串?dāng)_和EMI。 5.?? BST Cboot和Rboot擺放應(yīng)盡量接近BST pin和SWpin，如Vin power shape換層切割注意換層處形狀最好保持重疊一致。 6.?? Vin去耦電容的擺放應(yīng)離pin腳盡量近，且盡量擺放在同一層，電容排列按從大到小排列，小電容去耦半徑較小。Vo芯片端輸出電容同樣應(yīng)靠近電感和芯片由從大到順序擺放。 7.?? 電源各子系統(tǒng)的擺放不要集中在一塊，間隔一定距離，保持良好的散熱條件。 8.?? Tsense器件（thermal sensor/溫敏電阻）應(yīng)靠近所需要采樣點，遠離不相關(guān)的發(fā)熱源。 9.? Thermal pad及power GND多打via孔，減小寄生電容和等效熱阻，如芯片中心的GND pad，發(fā)熱元器件的GND shape，利于熱量流通到地層散熱。 10.? 發(fā)熱元器件，如電感/MOS，不能正反面均放置。 Trace route 1.??? 各個電流全盤回路應(yīng)依據(jù)輸出電流和疊層厚度檢查shape/via/net走線是否滿足。如Vin-MOS-L-C等。銅皮過電流密度30A/m2，按經(jīng)驗值銅皮40mil走1A，18D via ，30D via 1A；1oz銅皮20mil走1A，18D via 1A，需要考慮換層層面是否都是1oz。 2.??? BST線路trace width>20mils或按照芯片spec要求，support更大充電電流，利于high-side MOS的開關(guān)速度。 3. LGATE/HGATE/compensation等信號走線width >10mils或按spec要求。 4. SW/PWM/BST等干擾源信號相鄰層不能有敏感/高頻信號平行走線compensation/Isense/Tsense/Vsense/Vref等走線width需要按經(jīng)驗和spec加寬(>10mils)及做GND屏蔽，與其他net/via/shape spacing 15mils以上。 5. 所有重要/電源/高頻信號的走線要有連續(xù)的參考層，特別是有特殊情況挖了相鄰GND參考層的，與考層距離會引起特性阻抗變化，造成阻抗不連續(xù)，引起反射。 Current path check or IR drop simulation 在電流的考量中，我們往往清楚每個power的輸出電流和device的負(fù)載電流，但check的僅僅在輸出端和負(fù)載端，并沒有check電流輸出過程。 比如DCDC ，各device 5+5+5，我們經(jīng)常只check輸出端shape 40*15=600mils和輸入端某個device A 5*40=200mils，但有可能device A和B在一邊，device C在主板另一邊，而layout分shape時這一路只分了200mils，layout也注意到device A和device B輸入端都鋪了200mils，但事實上前面的過程其實只有200mils。事實上我們的device遠比3個多，就更容易犯錯誤，導(dǎo)致device供電不足。 我們根據(jù)CPU/PCH/IC/device power consumption制作power budget表格，每一個power從電流最源頭開始check，highlight整個power rail，check current path是否OK。 High-speed signals Theory 1. 信號的設(shè)計和layout都是為了信號功能和信號完整性，了解信號的本質(zhì)能夠幫助我們理解為什么要這樣走線。 2. 高速信號的定義，信號的走線長度大于信號波長的1/6，或者信號的上升時間小于傳輸延時TD 6倍時，該信號在傳輸時視為高速信號。[if !supportLists]l? [endif]信號傳輸?shù)谋举|(zhì)是電磁場的建立與傳播。故信號需要參考層構(gòu)成完整的回流路徑，在低頻時信號總是走低阻抗路徑，高頻時感性阻抗成為影響阻抗的主要因素，高頻時信號總是走低感抗路徑。 3. 信號完整性問題大致分為3種，反射、串?dāng)_、EMC。反射的本質(zhì)是阻抗不匹配，串?dāng)_的本質(zhì)是互感和互容，EMC的本質(zhì)是電壓電流引起的電磁場變化。 4. 我們在分析信號時，不能單純從時域角度去看，如數(shù)字信號的輸出波形是完美的矩形波，在頻域里，通過頻譜可以看到其有基波和諧波的定義，了解頻域的知識有助于理解信號。 5. via存在寄生容抗會損耗高頻分量，via寄生感抗增加時延TD，引起jitter增大 6. 信號頻率上升到幾GHz后，信號的傳輸會出現(xiàn)趨膚效應(yīng)，電流開始往傳輸線表面分布，在高頻時，感抗將成為影響阻抗的主要因素，電流總是流過最小的感抗路徑。 Layout rule 1. layout check應(yīng)習(xí)慣打開TOP/BOT以及鄰近參考層檢查，打開TOP/BOT目的是避免信號走在大dv/dt、dI/dt、磁性、晶振等器件下方，避免與pad/via/螺絲孔距離過近；打開鄰近層，一方面便于檢查參考層，一方面避免相鄰層并行走線。 2. 所有的高速信號應(yīng)有連續(xù)的參考層，保持特性阻抗不變；如果參考層發(fā)生變化，在前后參考層間增加耦合電容。 3. 時鐘信號是EMC影響的最大因素之一，時鐘線應(yīng)盡量少打via，保持安全的3W/4W （15mils）spacing 原則（3W能減小70%的電場干擾），避免和其他走線并行走線。時鐘晶振下方鏤空，不要走線，并對CLK信號包地處理。 4. 所有的高速信號都必須有良好的回流路徑，減小電流回流路徑。高速信號換層需要在信號via周圍50mils內(nèi)增加參考層via，信號換層參考層也會變化，增加換層via，保證前后參考層的連續(xù)。 5. 高速信號的拐角遵循>120°原則，過小的拐角等于線寬變過大，導(dǎo)致特性阻抗突變嚴(yán)重，引起阻抗不連續(xù)，造成信號反射；另一方面，拐角可以等效于一個很小的容性負(fù)載，減緩信號上升時間。 6. 高速信號相鄰層避免并行走線，以大于30°角度走線（垂直走線is perfect），減少層間串?dāng)_（串?dāng)_的本質(zhì)），目前大部分signal層間都有GND層，能夠極大地減小層間串?dāng)_。 7. 高速信號差分對走線保持并行，兩者之間避免via、器件存在。 8. 差分對之間的繞線，應(yīng)盡量在靠近導(dǎo)致長度不一致的那端繞線，這樣阻抗不連續(xù)出現(xiàn)的反射只會在源端/末端就產(chǎn)生，不會在走線中被不斷傳播放大；單次繞線長度不宜超過100mils，繞線的每段應(yīng)保持一致，這樣能夠保證等效電氣長度最短。 9. 短樁線stub會增加信號存在寄生容抗和引線電感，應(yīng)盡量短，沒必要的盡量去除，如測試點、co-lay線路、pull high/low等。 10. 高速差分對P/N mismatch應(yīng)符合spec，一般layer ±10mils，total ±5mils。 11. 高速信號線避免在多層走線時形成等效的閉環(huán)，自環(huán)將引起EMI/EMS問題。 12. Layout走線長度不得與其波長成整數(shù)倍關(guān)系，以免產(chǎn)生諧振現(xiàn)象，λ=v/f，F(xiàn)R4信號傳播速率為光速的1/2。 13. 高速信號的串聯(lián)匹配電阻應(yīng)靠近發(fā)送端/接收端擺放（串聯(lián)匹配電阻一般在源端），并聯(lián)匹配電阻應(yīng)根據(jù)要求靠近發(fā)送端/接收端端擺放。 14. 耦合電容一般TX擺放在發(fā)送端，RX擺放在接收端。對于有redriver/retimer的設(shè)計，根據(jù)其相應(yīng)spec要求擺放（有的spec要求都擺放在redriver端） 15. 高速信號走線應(yīng)避開高壓高流高溫變化、感性、磁性信號及器件，dv/di/會引起電場/磁場變化引發(fā)EMC問題，高溫影響介電常數(shù)引發(fā)阻抗變化，在layout review時養(yǎng)成打開TOP/BOT層檢查的習(xí)慣。 16. 芯片內(nèi)部Die到封裝，以及breakout走線都存在引線電感，breakout盡量走短。 17. 高速信號的layout check應(yīng)打開相鄰層、TOP層、BOT層，從發(fā)送端開始檢查。 18. 高速信號在板邊走線時，靠近板邊的那段在信號與板邊需增加GND屏蔽，防止邊沿效應(yīng)產(chǎn)生的EMC問題。 19. 高速信號對應(yīng)的參考層區(qū)域應(yīng)該避免切割、打anti-pad，參考層變化會引起特性阻抗變化，切割會導(dǎo)致電流回流路徑過長，較worse的情況會使電流形成環(huán)路造成EMI問題。 20. DDR 同一組的CLK與CMD/CTRL/ADD信號mismatch<1000mils，同一組CMD和ADDR mismatch <50mils,CLK與CTRL信號mismatch<25mils